Google тестирует новую Gemini 4 Carbon — сотрудники сравнивают её с Claude Opus 5.5
11.10.2026Apple собирает умный дом вокруг новой Siri
14.10.2026
- Китайская CXMT объявила, что намерена до конца года выпустить чипы DDR5 серверного назначения с ячейками памяти новой архитектуры — 4F². Это значит, что компания рассчитывает увеличивать плотность памяти не только уменьшением техпроцесса, но и изменением её конструкции.
- Каждый бит DRAM хранится в конденсаторе, а транзистор управляет его чтением и записью. Обычно ячейка занимает площадь 6F², где F — минимальный размер полупроводникового элемента. Переход к 4F² уменьшает её на треть. То есть, при одинаковом F на той же площади поместится на 50 % больше ячеек. Однако для всего чипа выигрыш зависит и от площади вспомогательных схем.
- Основа разработки CXMT — вертикальный транзистор VSG (Vertical Surrounded Gate), канал которого окружён затвором. Он занимает меньше места и помогает сдерживать утечки, из-за которых память теряет заряд.
- Предложенная конструкция также предусматривает отдельное изготовление массива ячеек и управляющей логики с последующим гибридным соединением пластин. Это позволит производить обе части независимо с использованием различных техпроцессов для VSG и остальной логики.
- Китайцы не первые в исследованиях 4F². SK hynix демонстрировала подобную технологию в 2025 году, Samsung — в феврале 2026-го. CXMT имеет шанс опередить конкурентов в коммерческом выпуске и обещает первый продукт к концу года. Однако будет ли он готов к серийному производству или речь пойдёт лишь об образцах, неизвестно.
- В теории CXMT сможет получать больше гигабайтов с каждой пластины и усилить конкуренцию на рынке DRAM. Однако обещать падение стоимости DDR5 рано: плотные ячейки ещё нужно научиться выпускать массово, а дополнительные операции изготовления и соединения тоже стоят денег.
